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Highspeed-Interconnect: CXL 3.0 ist fertig

Der auf PCIe 6.0 basierende System-Interconnect CXL 3.0 soll das Teilen und Vereinen von Speicherpools verbessern und vor allem den Durchsatz auf 64 GT/s verdoppeln.

Mit dem Compute Express Link 3.0 will das CXL-Konsortium architekturbedingte Engpässe in der Performance von Supercomputern und Unternehmensservern beseitigen. Über den Cache-kohärenten Highspeed-Interconnect können CPUs ihre Daten etwa mit anderen Processing Units wie GPUs, DPUs (Data Processing Unit), TPUs (Tensor Processing Unit), SmartNICs oder FPGAs ebenso wie mit Speicherpuffern oder nichtflüchtigem Persistent Memory (PMEM) wie Intels Optane austauschen. Zudem können mehrere Server über die Root-Ports eines CXL-Switch und eine PCIe-Fabric ihre Ressourcen wie Beschleuniger oder Arbeitsspeicher bündeln. Die Verwaltung übernimmt dann ein Fabric Manager.

Mit der Version 3.0 und dem Umstieg von PCIe 5.0 auf PCIe 6.0 verdoppelt sich der Durchsatz bei gleichbleibender Latenz auf 64 GT/s, sie ist aber vollständig abwärtskompatibel zu CXL 2.0, CXL 1.1 und CXL 1.0. Zudem bietet CXL 3.0 ein verbessertes Speicher-Pooling, ein mehrstufiges Switching, verbesserte Kohärenzfunktionen und erweiterte Softwarefunktionen. Insgesamt lassen sich bis zu 4096 Knoten verbinden.